? 可從晶體輸入或 4 個輸入?yún)⒖紩r鐘中的任何一個生成 4 個可編程時鐘輸出

? 可編程輸出與 LVDS、LVPECL、LVCMOS、CML 和 HCSL 兼容，具有可編程信號幅度

? 獨立輸出電源引腳：3.3 V、2.5 V 或 1.8 V    

? 數(shù)控振蕩器模式，頻率步進分辨率高達 0.001 ppt, 用于頻率邊際/超頻應用    

? 具有<0.5 ns輸入至輸出延遲變化的內(nèi)部ZDB模式    

? OTN/PTN    

? BBU/RRU    

? 支持 SyncE 的 100/200/400G/800G 交換機/路由器    

? 小型蜂窩    

? 加速卡    

? 較低的相位噪聲可最大限度地降低誤碼率，并增加 56G/112G PAM4 I/O 系統(tǒng)的設計裕量    

? 更好的信號完整性可提高設計裕量并縮短上市時間    

? 更高的時鐘樹集成度可減少系統(tǒng) BOM 并提高整體可靠性